薄層電阻測(cè)量技術(shù)結(jié)構(gòu)模型

正方形范德堡測(cè)試結(jié)構(gòu)中（圖4），正中是需要測(cè)量的正方形薄層。測(cè)量時(shí)，從任一邊的兩個(gè)歐姆接觸點(diǎn)通入電流I,從對(duì)邊的兩個(gè)歐姆接觸點(diǎn)測(cè)量電壓U。由于圖形的高度對(duì)稱,若在此局部范圍內(nèi)薄層電阻的平面分布均勻，則薄層電阻值Rs為通過(guò)對(duì)換電壓和電流測(cè)試點(diǎn)，并用測(cè)得的數(shù)據(jù)求出平均值就能消除因圖形不對(duì)稱所引起的誤差。

薄層電阻是指一塊正方形薄層沿其對(duì)邊平面方向的電阻,單位為Ω/□（圖1）。若正方形薄層的邊長(zhǎng)為l，厚度為xj，截面積為A,平均電阻率為，薄層電阻Rs為由上式可知，薄層電阻只與薄層材料的平均電阻率及其厚度有關(guān)，與方塊的邊長(zhǎng)無(wú)關(guān)。　經(jīng)常通過(guò)外延生長(zhǎng)、雜質(zhì)擴(kuò)散工藝或離子注入摻雜工藝在單晶襯底上形成一層異型薄層(如在N型襯底上形成P型層或在P型襯底上形成N型層)，或通過(guò)真空蒸發(fā)工藝、濺射工藝在絕緣材料上覆蓋一層金屬薄膜。這些結(jié)構(gòu)的薄層電阻值在半導(dǎo)體器件和集成電路生產(chǎn)中都是需要受到精確控制的重要工藝參數(shù)。半導(dǎo)體薄層電阻的大小取決于薄層中摻入雜質(zhì)的情況。當(dāng)雜質(zhì)分布形式確定后，通過(guò)測(cè)量薄層電阻就能推算出表面雜質(zhì)濃度。　在半導(dǎo)體工藝中，廣泛使用四探針?lè)y(cè)量薄層電阻（圖2）。四個(gè)針尖排在一直線上，測(cè)量時(shí)電流由外側(cè)兩根探針流經(jīng)薄層（因薄層與襯底的摻雜型號(hào)相異，電流基本上不通過(guò)襯底），并用兩根內(nèi)側(cè)探針測(cè)量電壓。探針的間距相等,均為s。當(dāng)薄層厚度xjs時(shí)，可算出式中U為電壓值（伏）；I為電流值（安;）C為修正系數(shù)，當(dāng)樣品的尺寸遠(yuǎn)大于s時(shí)，C=4.532。

在硅平面工藝中，往往通過(guò)一些專門設(shè)計(jì)的測(cè)試圖形來(lái)檢測(cè)薄層電阻。這些圖形形成在芯片邊緣，或者專門的測(cè)試片上（與其他參數(shù)的測(cè)試圖形一起），它們和集成電路芯片同時(shí)經(jīng)歷各項(xiàng)工藝步驟。通過(guò)這樣一些測(cè)試圖形測(cè)得的薄層電阻，更加準(zhǔn)確地反映器件和電路中的實(shí)際情況。若在大圓硅片上作成布滿測(cè)試圖形的陣列，還可得到整個(gè)圓片上薄層電阻值分布的均勻性?！D3為矩形條的薄層電阻測(cè)試圖形。有陰影線的方塊處為金屬化的歐姆接觸。電流I由外側(cè)的兩處接觸通過(guò)條狀薄層,中間的兩處接觸用于測(cè)量電壓U。矩形條的寬度W以及產(chǎn)生電壓降U的一段長(zhǎng)度L均可測(cè)量。根據(jù)薄層電阻的定義，可得條狀測(cè)試結(jié)構(gòu)與單塊集成電路中的電阻器的情況相似。